Verständnis der Einschränkungen bei der Erhöhung des SFDR im Hochbereich

Der störungsfreie Dynamikbereich (SFDR) ist eine gängige Methode zur Charakterisierung der Linearitätsleistung einer Schaltung. Diese Spezifikation ist besonders hilfreich beim Umgang mit Kommunikationssystemen. Dieser Artikel untersucht die allgemeine Funktionalität von AD-Wandlern (ADCs) und versucht, die beiden Hauptquellen der Nichtlinearität zu erklären, nämlich die Sample-and-Hold-Schaltung (S/H) und den Encoder-Teil des ADC, die die SFDR-Leistung des ADC begrenzen.

Wir erfahren auch etwas über einen allgemeinen Kompromiss zwischen SFDR und SNR (Signal-Rausch-Verhältnis) bei ADCs und legen den Grundstein für eine interessante Diskussion in einem zukünftigen Artikel über die Anwendung der Dithering-Technik zur Verbesserung des ADC-SFDR. Dithering ist die Technik, bei der dem ADC-Eingang gezielt eine geeignete Rauschkomponente hinzugefügt wird, um bestimmte Leistungsaspekte des AD-Umwandlungssystems zu verbessern. Es klingt wie eine Zauberei, wenn man denkt, dass das Hinzufügen von Rauschen SFDR verbessern kann.

Bevor wir jedoch zu weit gehen, werfen wir einen kurzen Überblick darüber, was SFDR ist und warum es wichtig ist.

Es gibt verschiedene Spezifikationen, die zur Charakterisierung der Schaltungslinearität verwendet werden können. Eine beliebte Spezifikation ist die SFDR-Metrik. Diese Metrik ist definiert als das Verhältnis der gewünschten Signalamplitude zur größten Spur über die interessierende Bandbreite (Abbildung 1).

Bei ADCs zeigt der SFDR, wie der ADC gleichzeitig ein kleines Signal verarbeiten kann, während ein großes Signal vorhanden ist. Betrachten Sie als Beispiel eine Empfängeranwendung. Angenommen, der ADC-Eingang besteht aus einem +1-dBm-Blocker und einem gewünschten Signal von -75 dBm. In diesem Fall kann der große Blocker aufgrund der Nichtlinearität des ADC unerwünschte Störungen am ADC-Ausgang erzeugen. Diese unerwünschten Ausläufer werden in Abbildung 2 durch violette Komponenten dargestellt.

Wenn eine Spur nahe genug am gewünschten Signal liegt und ausreichend groß ist, kann sie das SNR auf ein inakzeptables Niveau verschlechtern. Die strengen Anforderungen heutiger Kommunikationssysteme können hohe SFDR-Werte im Bereich von 95 dB erfordern. Ein ADC einer Gartensorte kann dieses Maß an Linearität jedoch nicht bieten. Tabelle 1 unten, in der einige Schlüsselparameter von vier Hochleistungs-ADCs von Analog Devices verglichen werden, soll Ihnen helfen, sich einen Überblick über den SFDR-Bereich in Hochleistungs-ADCs zu verschaffen.

Darüber hinaus verdeutlicht diese Tabelle einen Kompromiss zwischen den SNR- und SFDR-Metriken. Für die ersten drei ADCs in dieser Tabelle, die dieselbe IC-Technologie verwenden und einen identischen Stromverbrauch haben, besteht eine umgekehrte Beziehung zwischen SFDR und SNR. Wir werden etwas später in diesem Artikel auf den Ursprung dieses Kompromisses eingehen. Beantworten wir vorher eine wichtige Frage: Was sind die größten Einschränkungen bei der Erhöhung des SFDR in einem Hochgeschwindigkeits-ADC?

ADCs sind komplexe Systeme, die auf einer Reihe unterschiedlicher Schaltungsarchitekturen wie Flash, SAR, Delta-Sigma (ΔΣ) und Pipeline-Strukturen basieren. Abhängig von der Architektur und der jeweiligen Schaltungsimplementierung können unterschiedliche Schaltungskomponenten die Hauptursache für Nichtlinearität sein. Obwohl es zahlreiche Designs gibt, können wir immer noch zwei wesentliche Einschränkungen bei der Erhöhung des SFDR in einem Hochgeschwindigkeits-ADC erkennen, nämlich die S/H-Schaltung und den Encoder-Teil des ADC. Um dies besser zu verstehen, betrachten Sie das Blockdiagramm eines SAR-ADC, das in Abbildung 3 dargestellt ist.

Der erste Schritt im SAR-Digitalisierungsalgorithmus ist die Abtastphase, in der der S/H den Eingabewert erfasst. Diese Probe wird für die gesamte Umstellungsphase aufbewahrt. Während der Konvertierungsphase wird die erfasste Probe nacheinander mit geeigneten Schwellenwerten verglichen, um das digitale Äquivalent der Eingabe zu finden. Um jedes Bit der Ausgabe zu bestimmen, ist ein Taktzyklus erforderlich. Unter der Annahme, dass die Abtastphase ebenfalls einen Taktzyklus dauert, benötigen wir einen N + 1 Taktzyklus für einen N-Bit-SAR-ADC. Abbildung 4 zeigt die S/H-Ausgangs- und Schwellenwellenformen für einen 3-Bit-SAR-ADC.

Der wichtige Punkt hierbei ist, dass die Schaltungskomponenten nach dem S/H für eine bestimmte Umwandlungsphase idealerweise mit einem Gleichstromsignal arbeiten, unabhängig von der Eingangsfrequenz. Daher wird sich eine etwaige Nichtlinearität innerhalb des Komparators oder des internen DAC (Digital-Analog-Wandler) eines SAR-ADC nicht mit der Eingangsfrequenz ändern. Wir können sagen, dass die Nichtlinearität des Encoderteils des ADC zur statischen (oder DC-)Nichtlinearität des Systems beiträgt. Statische Nichtlinearität ist durch DNL-Fehler (differentielle Nichtlinearität) und INL-Fehler (integrale Nichtlinearität) in der Übertragungsfunktion des ADC gekennzeichnet.

Was ist mit der S/H-Nichtlinearität? Im Gegensatz zum Encoderteil, der effektiv ein Gleichstromsignal verarbeitet, „sieht“ der S/H ein Wechselstromsignal. Wir werden im nächsten Abschnitt diskutieren, wie sich ein erheblicher Teil der S/H-Nichtlinearität mit der Eingangsfrequenz ändert. Infolgedessen bestimmt der S/H die dynamische (oder AC-)Linearität des ADC.

Um eine Vorstellung von der S/H-Nichtlinearität zu bekommen, betrachten Sie die einfache S/H-Schaltung in Abbildung 5.

Dieses grundlegende S/H besteht aus einem Abtastschalter S1 und einem Haltekondensator (Chold), der zum Speichern der erfassten Probe verwendet wird.

Der Schaltungsbetrieb besteht aus zwei Modi: dem Abtast- (oder Erfassungsmodus) und dem Haltemodus. Im Abtastmodus ist der Schalter eingeschaltet und die Kondensatorspannung folgt dem Eingang. Zum Zeitpunkt der Abtastung schaltet sich der Schalter aus und trennt Chold vom Eingang. Dadurch wird der Haltemodus gestartet, in dem der Kondensator die erfasste Probe speichert.

In der Praxis können wir keinen idealen Schalter ohne Widerstand haben. Um dies hervorzuheben, zeigt das obige Diagramm explizit den Schalterwiderstand Rswitch. Das thermische Rauschen des Schaltwiderstands ist ein wesentlicher Faktor für das Rauschen in hochauflösenden Nyquist-Rate-ADCs. Um dies zu umgehen, wird der Wert des Haltekondensators normalerweise so groß gewählt, dass die Bandbreite und damit das Rauschen des Systems begrenzt werden. Eine begrenzte Bandbreite bedeutet jedoch, dass der Ausgang des S/H nicht sofort seinen Endwert erreichen kann. Dies liegt an der Zeitkonstante des RC-Netzwerks, die durch \(\tau = R_{switch}C_{hold}\) gegeben ist.

Abbildung 6 zeigt Beispielwellenformen für einen Zyklus des S/H-Vorgangs.

Der S/H benötigt einige Zeit – in der Abbildung durch „Akquisitionszeit“ dargestellt –, um sich innerhalb eines festgelegten Fehlerbands um den Endwert einzupendeln. Nach der Erfassungszeit ist der S/H in der Lage, die Eingabe mit einem kleinen Fehler zu verfolgen. Die Erfassungszeit hängt vom Wert von Rswitch, Chold und dem maximal zulässigen Fehler ab. Darüber hinaus setzt die Erfassungszeit eine Obergrenze für die maximale Abtastrate des ADC.

In der Praxis ist der Schaltwiderstand nicht konstant und kann sich mit dem Eingangspegel ändern. Die Abhängigkeit von Rswitch vom Eingang kann zu einer eingangsabhängigen Phasenverschiebung und damit zu harmonischen Verzerrungen führen. Abbildung 7 zeigt Beispielwellenformen für einen Fall, bei dem Rswitch mit dem Eingangspegel ansteigt.

Beachten Sie, dass sich diese Phasenverschiebung (oder Nichtlinearität) mit der Frequenz ändert. Beispielsweise haben wir bei Frequenzen, die viel kleiner sind als der Pol des RC-Netzwerks, eine Phasenverschiebung von Null, und die kleinen Schwankungen von Rswitch sollten einen vernachlässigbaren Einfluss auf die Linearität haben. Wenn wir jedoch die Frequenz erhöhen, wird die Phasenverschiebung immer bedeutender.

Es ist erwähnenswert, dass die Variation von Rswitch mit der Eingabe nur eine Quelle der S/H-Nichtlinearität ist. Mechanismen wie die eingangsabhängige Ladungsinjektion des Schalters sowie der eingangsabhängige Abtastzeitpunkt sind weitere Phänomene, die zu S/H-Nichtlinearität führen. Der letztgenannte Mechanismus bezieht sich auf die Tatsache, dass sich der Zeitpunkt, zu dem der Schalter ausschaltet, mit dem Eingangspegel ändern kann.

Die frequenzabhängige Nichtlinearität einer S/H-Schaltung kann auch dadurch erklärt werden, dass die Schaltung, die den Haltekondensator antreibt, eine begrenzte Anstiegsgeschwindigkeit aufweist. Abbildung 8 zeigt das Blockdiagramm einer typischen S/H-Schaltung detaillierter.

In dieser Schaltung puffert der erste Verstärker den Eingang, indem er der Signalquelle eine hohe Impedanz verleiht. Es sorgt auch für eine Stromverstärkung zum Laden des Haltekondensators. Der rechte Verstärker fungiert als Ausgangspuffer und verhindert, dass die S/H-Ausgangsspannung während des Haltemodus durch die Eingangsimpedanz der folgenden Schaltung entladen wird. Nehmen Sie an, dass der Kurzschlussausgangsstrom des Eingangspuffers ISC beträgt. Dies ist der maximale Strom, den der Puffer an CH liefern kann. Daher wird die Anstiegsgeschwindigkeit (oder die maximale Änderungsrate des S/H-Ausgangs) durch Gleichung 1 angegeben.

\[Slew \text{ } Rate = \frac{\Delta V}{\Delta t}=\frac{I_{SC}}{C_{H}}\]

Für einen Sinuswelleneingang:

\[V_{in}=V_M sin(2 \pi ft)\]

Die maximale Änderungsrate des Signals ist gegeben durch:

\[max \big(\frac{dV_{in}}{dt}\big)=2 \pi fV_M\]

Bei einem gegebenen großen Signaleingang kann eine Erhöhung der Frequenz dazu führen, dass die Änderungsrate des Signals größer ist als die Anstiegsrate des S/H. In diesem Fall kann der S/H-Ausgang dem Eingang nicht schnell genug folgen, was zu Signalverzerrungsproblemen führt. Das Fehlen von S/H, das eine ausreichende Anstiegsgeschwindigkeit aufweist, um mit dem sich schnell ändernden analogen Eingang Schritt zu halten, ist ein Hauptgrund dafür, dass viele ADCs bei Signalbandbreiten von mehr als mehreren Megahertz keine Leistung mehr erbringen.

Betrachten Sie als Beispiel den AD9042 von Analog Devices. Obwohl es sich beim AD9042 um einen Konverter handelt, der speziell mit einem Breitband-Frontend mit hohem SFDR entwickelt wurde, nimmt sein SFDR dennoch mit der Eingangsfrequenz ab, wie in Abbildung 9 dargestellt.

Die obige Diskussion erklärt auch den SNR-SFDR-Kompromiss, den wir weiter oben in diesem Artikel erwähnt haben. Beachten Sie, dass ein größerer Haltekondensator zu einer niedrigeren Anstiegsgeschwindigkeit (Gleichung 1) und einer höheren Verzerrung (oder einem niedrigeren SFDR) führt. Andererseits reduziert ein größerer Kondensator die Systembandbreite und verbessert das Rauschverhalten (höheres SNR).

Wie oben erläutert, gibt es zwei Hauptbeschränkungen für die Verbesserung des SFDR: die Nichtlinearität, die von der S/H-Schaltung erzeugt wird, und die vom Encoder-Teil des ADC. Es gibt nichts, was von außen getan werden kann, um die von der S/H-Schaltung erzeugten Verzerrungen zu reduzieren. Allerdings kann die Dithering-Technik die Nichtlinearität des Encoder-Teils des ADC reduzieren. Dies wird im nächsten Artikel dieser Serie besprochen.

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