Backside Power Delivery von imec

Backside Power Delivery gilt als eine der wichtigsten Technologien für zukünftige IC-Prozessverbesserungen.

Intel sagt, dass es die Technologie nächstes Jahr in Produkte einführen wird, TSMC sagt, dass es seinen Kunden im Jahr 2025 zur Verfügung stehen wird und Samsung sagt, dass es Ende 2025 in seinem 2-nm-Prozess zum Einsatz kommen wird.

Applied hat charakterisiert, dass die Technologie das Äquivalent von zwei Generationen von Prozessknoten liefert.

imec, der Pionier dieser Technologie, beschreibt sie in diesem Artikel von Naoto Horiguchi und Eric Beyne.

„The Future-Chips könnten durchaus mit der Tradition der Stromversorgung über die Vorderseite des Chips brechen: Ein Backside Power Delivery Network (BSPDN) hat klare Leistungsvorteile gezeigt.“

Es wurden erhebliche Fortschritte bei der Ermöglichung der kritischen Prozessschritte erzielt, einschließlich der Implementierung einer vergrabenen Stromschiene, der extremen Waferverdünnung und der Nano-Through-Si-Via-Verarbeitung.

AStromversorgungsnetz ist darauf ausgelegt, die aktiven Geräte auf dem Chip möglichst effizient mit Stromversorgung und Referenzspannung (d. h. VDD und VSS) zu versorgen. Traditionell wird es als Netzwerk aus Metalldrähten mit niedrigem Widerstand realisiert, die durch Back-End-of-Line-Verarbeitung (BEOL) hergestellt werdenauf der Vorderseite des Wafers . Das Stromversorgungsnetz teilt sich diesen Raum mit dem Signalnetz, also den Verbindungsleitungen, die für die Übertragung des Signals ausgelegt sind.

Um Strom vom Gehäuse zu den Transistoren zu liefern, durchqueren Elektronen alle 15 bis 20 Schichten des BEOL-Stapels durch Metalldrähte und Durchkontaktierungen, die bei Annäherung an die Transistoren immer schmaler (und damit widerstandsfähiger) werden. Auf ihrem Weg verlieren sie Energie, was zu einer Stromabgabe bzwIR-Abfall beim Herunterfahren der Stromversorgung. Wenn sie näher am Transistor ankommen, also auf der Standardzellenebene, landen die Elektronen in den VDD- und VSS-Strom- und Erdungsschienen, die in der Mint-Schicht des BEOL organisiert sind. Diese SchienenPlatz einnehmen an der Grenze und zwischen jeder Standardzelle. Von hier aus sind sie über ein Mid-of-Line-Verbindungsnetzwerk mit der Source und dem Drain jedes Transistors verbunden.

Abbildung 1 – Schematische Darstellung eines traditionellen Frontside-Stromversorgungsnetzwerks.

Doch mit jeder neuen Technologiegeneration fällt es dieser traditionellen BEOL-Architektur schwer, mit dem Transistor-Skalierungspfad Schritt zu halten. Heutzutage konkurrieren die „Power Interconnects“ zunehmend um Platz im komplexen BEOL-Netzwerk und machen mindestens 20 Prozent der Routing-Ressourcen aus. Außerdem nehmen die Strom- und Erdungsschienen auf Standardzellenebene eine beträchtlich große Fläche ein.Begrenzung der weiteren standardmäßigen Zellhöhenskalierung . Auf Systemebene ist dieLeistungsdichteund der IR-Abfall nehmen dramatisch zu, was die Entwickler vor die Herausforderung stellt, den zulässigen Spielraum von 10 Prozent für den Leistungsverlust zwischen dem Spannungsregler und den Transistoren einzuhalten.

Ein Backside-Power-Delivery-Netzwerk verspricht, diese Probleme zu lösen. Die Idee istEntkoppeln Sie das Stromversorgungsnetz vom Signalnetz indem das gesamte Stromverteilungsnetz auf die Rückseite des Siliziumwafers verlegt wurde, der heute nur noch als Träger dient. Von dort aus ermöglicht es die direkte Stromversorgung der Standardzellen über breitere Metallleitungen mit geringerem Widerstand, ohne dass die Elektronen den komplexen BEOL-Stack durchlaufen müssen. Dieser Ansatz versprichtNutzen Sie reduzieren den IR-Abfall, verbessern die Leistungsabgabeleistung, reduzieren die Routing-Überlastung im BEOL und ermöglichen bei richtiger Auslegung eine weitere Skalierung der Standardzellenhöhe. [1]

Abbildung 2 – Ein rückseitiges Stromversorgungsnetzwerk ermöglicht die Entkopplung der Stromversorgung vom Signalnetzwerk.

Bevor wir den Prozessablauf zur Herstellung eines Backside-Stromversorgungsnetzwerks detailliert beschreiben, stellen wir vorzwei Technologie-Enabler: Buried Power Rail (BPR) und Nano-Through-Silicon-Vias (nTSVs).

BPR ist ein Technologie-Skalierungsbooster Dadurch wird die Standardzellenhöhe weiter skaliert und der IR-Abfall verringert. Es handelt sich um eine Metallleitungskonstruktion, die unter den Transistoren vergraben ist – teilweise innerhalb des Si-Substrats, teilweise innerhalb des flachen Grabenisolationsoxids. Es übernimmt die Rolle der VDD- und VSS-Stromschienen, die traditionell im BEOL auf Standardzellenebene implementiert wurden. Dieser historische Übergang von BEOL zum Front-End-of-Line (FEOL) ermöglicht eine Reduzierung der Anzahl der Mint-Spuren und damit eine weitere Verkleinerung der Standardzelle. Darüber hinaus kann die Größe der Schiene gelockert werden, wenn sie senkrecht zur Standardzelle konstruiert wird, was den IR-Abfall weiter reduziert.

Das Potenzial der BPRs kann in Kombination mit nTSVs voll ausgeschöpft werden,Vias mit hohem Aspektverhältnis werden auf der Rückseite des gedünnten Wafers verarbeitet . Zusammen ermöglichen sie die effizienteste Übertragung der Energie von der Rückseite des Wafers zu den aktiven Geräten im Front-End, dh mit den größten Vorteilen hinsichtlich der Reduzierung von IR-Tropfen.

Abbildung 3 – Schematische Darstellung einer Backside-Power-Delivery-Netzwerkimplementierung, bei der Nanoblätter über BPRs und nTSVs mit der Rückseite des Wafers verbunden sind.

Auf der IEDM-Konferenz 2019 wurden diese Versprechen von der imec-Forschung in Zusammenarbeit mit Arm [2] quantifiziert.Arm führte eine Simulation durch auf einer ihrer Zentraleinheiten (CPUs), die mit fortschrittlichen Designregeln entwickelt wurden. Sie verglichen drei Möglichkeiten zur Leistungsbereitstellung: herkömmliche Stromversorgung auf der Vorderseite, Stromversorgung auf der Vorderseite in Kombination mit BPRs und Stromversorgung auf der Rückseite mit nTSVs, die auf BPRs landen. In Bezug auf die Effizienz der Leistungsabgabe war Letzteres der klare Gewinner. On-Chip-Power-Heatmaps zeigten, dass BPRs mit Frontside-Power-Delivery den IR-Abfall im Vergleich zur herkömmlichen Frontside-Power-Delivery um etwa das 1,7-fache reduzieren konnten. AberBPRs mit rückseitiger Stromversorgungsogar noch besser: sie im Wesentlichenreduzierte den IR-Abfall um das 7-fache.

Abbildung 4 – Vergleich verschiedener Stromversorgungsansätze im Hinblick auf den dynamischen IR-Abfall.

Im Folgenden entschlüsseln wir dasProzessablaufum eine spezifische Implementierung eines BSPDN vorzunehmen, in dernTSVs– verarbeitet in einer extrem dünnen Wafer-Rückseite –Landen Sie auf den BPRs . Die Geräte, z. B. skalierte FinFETs, die auf der Vorderseite des Wafers verarbeitet sind, sind über die BPRs und nTSVs mit der Rückseite des Wafers verbunden.

Abbildung 5 – Prozessablauf für ein Backside-Stromversorgungsnetzwerk mit BPRs, die an nTSVs angeschlossen sind. Aus Gründen der Vereinfachung wurden in den Schritten 2 und 3 einige Details aus Schritt 1 weggelassen, darunter auch die Verbindung zwischen BPR und den Geräten.

Der Prozessablauf beginnt mit dem Aufwachsen einer SiGe-Schicht auf einem 300-mm-Si-Wafer. Die SiGe-Schicht dient später alsÄtzstoppschicht um das Ausdünnen des Wafers zu beenden (Schritt 2). Als nächstes wird eine dünne Si-Deckschicht auf der SiGe-Schicht aufgewachsen: der Ausgangspunkt für die HerstellungGerät und vergrabener Stromschiene . Die vergrabenen Stromschienen werden nach einer flachen Grabenisolierung definiert. Die in die Si-Deckschicht geätzten Gräben werden mit Oxid-Liner und Metall, beispielsweise W oder Ru, gefüllt. Die resultierenden vergrabenen Schienen sind typischerweise etwa 30 nm breit und haben einen Abstand von etwa 100 nm. Das Metall wird dann vertieft und mit einem Dielektrikum abgedeckt. Die Verarbeitung der Geräte (in diesem Fall skalierte FinFETs) ist nach der BPR-Implementierung abgeschlossen und die BPRs werden über die VBPR-Durchkontaktierung und die M0A-Leitung mit dem Source/Drain-Bereich des Transistors verbunden. Die Cu-Metallisierung vervollständigt die Vorderseitenbearbeitung.

Der Wafer, der die Geräte und BPRs enthält, wird umgedreht, und die „aktive“ Vorderseite ist sichtbarauf einen matten Trägerwafer geklebt . Dies wird durch dielektrisches SiCN-zu-SiCN-Schmelzbonden bei Raumtemperatur und anschließendes Tempern nach dem Bonden bei 250 °C erreicht. Anschließend kann die Rückseite des ersten Wafers bis zu der Stelle ausgedünnt werden, an der sich der SiGe-Ätzstopp befindet.Verdünnung wird durch eine Kombination aus aufeinanderfolgendem Rückseitenschleifen, chemisch-mechanischem Polieren (CMP) sowie Trocken- und Nassätzschritten ermöglicht. Im nächsten Schritt wird die SiGe-Schicht entfernt und der Wafer ist für die nTSV-Verarbeitung bereit.

Nach dem Aufbringen einer rückseitigen Passivierungsschicht wird dienTSVs sind gemustert von der Waferrückseite durch einen Through-Si-Ausrichtungslithographieprozess. nTSVs werden durch das Si (das mehrere 100 nm tief ist) geätzt und landen auf der Spitze des BPR. Als nächstes sind die nTSVsgefüllt mit Oxidauskleidung und Metall (W). In dieser speziellen Implementierung werden sie im Abstand von 200 nm integriert, ohne irgendeine Fläche der Standardzelle zu beanspruchen. Der Ablauf wird durch die Verarbeitung eines oder mehrerer abgeschlossenrückseitige Metallschichten, wobei die Rückseite des Wafers über die nTSVs elektrisch mit dem BPR auf der Vorderseite verbunden wird.

Die Implementierung eines Backside-Power-Delivery-Netzwerks fügt der Chipherstellung neue Schritte hinzu. Imec hat in den letzten Jahren verschiedene entscheidende Technologiebausteine ​​demonstriert und sich dabei schrittweise den Herausforderungen der neuartigen Produktionsschritte gestellt. [3,4,5]

Im vorgeschlagenen Herstellungsablauf werden vor der Geräteverarbeitung vergrabene Stromschienen im FEOL implementiert. Diese Implementierung bedeutet, dass die Metallschiene den Hochtemperaturprozessschritten unterliegt, die bei der anschließenden Geräteherstellung angewendet werden. Für Chiphersteller könnte dies genauso disruptiv erscheinen wie die Einführung von Cu in das BEOL vor mehreren Jahrzehnten. deshalb, dieWahl des für die Herstellung des BPR verwendeten Metalls ist entscheidend. Imec konnte erfolgreich die Integration vergrabener Stromschienen aus hochschmelzenden Metallen demonstrieren – metallische Elemente wie Ru oder W, die äußerst hitzebeständig sind. Eine zusätzliche Maßnahme zur Vermeidung einer Kontamination des vorderen Endes war, dass die Metallschiene während der anschließenden FEOL-Verarbeitung abgedeckt blieb.

Imec ist davon überzeugt, dass die Verwendung von nTSVs in Kombination mit BPRs hinsichtlich Skalierbarkeit und Leistung ein vielversprechendes Implementierungsschema darstellt. Es gibt auch andere Implementierungen eines Backside-Power-Delivery-Netzwerks, die jeweils einen Kompromiss zwischen der Power-Delivery-Leistung, dem Standardzellenflächenverbrauch und der Front-End-Offline-Komplexität eingehen.

Extreme Waferausdünnung Bis zu einigen 100 nm Si sind erforderlich, um die nTSVs freizulegen und ihren spezifischen Widerstand (und damit den IR-Abfall) zu minimieren. Dies schränkt die zulässige Dickenschwankung, die während der verschiedenen Wafer-Ausdünnungsschritte auftreten kann, erheblich ein. Imec arbeitet mit mehreren Partnern zusammen, um die zum Ätzen verwendeten Chemikalien zu verbessern. Die abschließende Nassätzung ermöglicht beispielsweise einen hochselektiven Soft-Landing-Prozess, der auf der SiGe-Schicht stoppt. Im letzten Schritt des Ausdünnungsprozesses wird die SiGe-Ätzstoppschicht in einem speziellen Verfahren entfernt, bei dem eine sehr hohe Selektivität für Si erforderlich ist. Auf diese Weise kann die Si-Deckschicht mit einem freigelegt werdenGesamtdickenschwankung unter 40 nm.

Eine weitere Sorge ist diethermische Einwirkung Aufgrund der extremen Verdünnung des (ansonsten Wärme ableitenden) Si-Substrats kommt es zu einer Selbsterwärmung des Geräts. Vorläufige Modellierungsarbeiten deuten darauf hin, dass dem Selbsterhitzungseffekt weitgehend durch die Metallleitungen auf der Rückseite des Wafers entgegengewirkt werden kann, die für eine zusätzliche seitliche Wärmeausbreitung sorgen. Derzeit laufen detailliertere thermische Simulationen, um weitere Erkenntnisse zu gewinnen. [6]

Der Wafer-Bonding-Schritt führt zwangsläufig zu einer Verformung des ersten „aktiven“ Wafers. Diese Verzerrung stellt den Lithographieschritt in Frage, der zum Strukturieren der nTSVs auf der Rückseite des Wafers erforderlich ist. Genauer gesagt stellt es die Präzision in Frage, mit der die nTSVs auf die untere BPR-Schicht ausgerichtet werden müssen. Da es sich um Merkmale mit Standardzellabmessungen handelt, sollte die Überlagerungsanforderung besser als 10 nm sein. Die herkömmliche Ausrichtung der Lithographie kann dies jedoch nicht ausreichend kompensierenWaferverzerrung . Glücklicherweise ermöglichen Fortschritte beim Wafer-zu-Wafer-Bonden eine deutliche Reduzierung von Ausrichtungsfehlern und Verzerrungswerten. Darüber hinaus wird durch den Einsatz fortschrittlicher Lithografie-Korrekturtechniken dieOverlay-Fehlerder nTSV-Lithographie in Bezug auf die BPR-Strukturen kann auf reduziert werdenweniger als 10 nm.

Eine wichtige Frage bleibt bestehen: Haben die neu hinzugefügten Prozessschritte wie BPR-Integration, Wafer-Ausdünnung und nTSV-Verarbeitung Auswirkungen auf die elektrische Leistung der im Front-End hergestellten Geräte?

Um diese Frage zu beantworten, hat Imec kürzlich eine gebautTestfahrzeug unter Verwendung des Herstellungsablaufs und der oben beschriebenen verbesserten Prozessschritte. In diesem Testfahrzeug verbinden sich skalierte FinFETs mit strenger Overlay-Kontrolle mit der Rückseite des Wafers über 320 nm tiefe nTSVs, die auf BPRs landen. Die BPRs sind auch über die M0A-Schicht und die V0-Durchkontaktierung mit der Vorderseitenmetallisierung verbunden. Diese Verbindung auf der Vorderseite ermöglichte es den Forschern unter anderem, die elektrische Leistung der Geräte vor und nach der Verarbeitung auf der Rückseite zu bewerten. Mit diesem Testfahrzeug hat Imec das gezeigtDie FinFET-Leistung wurde nicht beeinträchtigt durch BPR-Implementierung und Rückseitenverarbeitung, vorausgesetzt, dass am Ende ein Ausheilschritt durchgeführt wird, um optimale Geräteeigenschaften zu erhalten. [4]

Abbildung 6 – TEM-Bild, das skalierte FinFETs zeigt, die mit der Rückseite und Vorderseite des Wafers verbunden sind.

Einige Chiphersteller haben öffentlich die Einführung von Backside-Power-Delivery-Netzwerken angekündigtLogik-ICs im 2-nm-Bereich und darüber hinaus Technologieknoten. Zu diesem Zeitpunkt sind Nanoschichttransistoren auf dem Vormarsch. Die neuartige Routing-Technologie kann jedoch für eine breite Palette von Transistorarchitekturen eingesetzt werden.Imecs Roadmap sieht seine Einführung in fortschrittlichen Technologieknoten mit Nanoblatttransistoren in 6T-Standardzellen vor. Die Kombination mit BPR wird dann dazu beitragen, Standardzellhöhen unter 6T zu drücken.

Der Anwendungsbereich geht jedoch über die reinen 2D-Einzelchip-ICs hinaus: Er verspricht auch eine Leistungsverbesserung3D-Systeme auf dem Chip (3D-SOCs). Stellen Sie sich eine 3D-SOC-Implementierung vor, bei der einige oder alle Speichermakros auf einem oberen Chip platziert werden, während die Logik auf einem unteren Chip platziert wird. Auf der Technologieseite kann dies durch Bonden der aktiven Vorderseite des „Logikwafers“ mit der aktiven Vorderseite des „Speicherwafers“ realisiert werden. In dieser Konfiguration befinden sich die ursprünglichen Rückseiten beider Wafer nun auf der Außenseite des 3D-SOC-Systems. Wir können uns nun vorstellen, die „freie“ Rückseite des „Logikwafers“ zu nutzen, um die stromhungrigen Kernlogikschaltungen mit Strom zu versorgen. Dies kann auf die gleiche Weise erreicht werden, wie es für 2D-SOCs vorgeschlagen wurde. Der Hauptunterschied: Der ursprüngliche Dummy-Decke-Wafer – früher eingeführt, um die Wafer-Ausdünnung zu ermöglichen – wird jetzt durch einen zweiten, aktiven Wafer (in diesem Fall einen Speicherwafer) ersetzt.

Abbildung 7 – Schematische Darstellung eines 3D-SOC mit rückseitiger Stromversorgungsimplementierung.

Obwohl ein solches Design noch experimentell umgesetzt werden muss, sind erste Einschätzungen aus der IR-Drop-Perspektive sehr ermutigend. Die vorgeschlagene Lösung wurde am a validiertSpeicher-auf-Logik Partitioniertes Design unter Verwendung eines Advanced Node Research Process Design Kit (PDK). Die Implementierung eines Backside-Power-Delivery-Netzwerks mit nTSVs und BPRs zeigte vielversprechende Ergebnisse: 81 Prozent bzw. 77 Prozent durchschnittliche und maximale IR-Drop-Reduktion für den Bottom-Chip im Vergleich zur herkömmlichen Frontside-Power-Delivery. Dies macht die Stromversorgung auf der Rückseite ideal für die 3D-IC-Stromversorgung in fortschrittlichen CMOS-Knoten. [7]

Sowohl für 2D- als auch für 3D-Designs ist das Konzept der Nutzung derfreie Rückseite des Waferskann möglicherweise seinum weitere Funktionen erweitert durch Hinzufügen spezifischer Geräte auf der Rückseite, wie z. B. I/Os oder ESD-Geräte. Imec beispielsweise kombinierte die Rückseitenverarbeitung mit der Implementierung eines 2,5D-Metall-Isolator-Metall-Kondensators (MIMCAP), der als Entkopplungskondensator dient. Der 2,5D MIMPCAP erhöht die Kapazitätsdichte um den Faktor 4 bis 5 und ermöglicht so eine weitere Verbesserung des IR-Abfalls. Die Ergebnisse wurden aus einem IR-Tropfenmodellierungsrahmen abgeleitet, der mit experimentellen Daten kalibriert wurde.“